Để đáp ứng nhu cầu ngày càng tăng về chip xử lý logic cao cấp và bộ nhớ băng thông rộng có khả năng xử lý khối lượng dữ liệu khổng lồ trong các ứng dụng AI, các nhà sản xuất chip sẽ tập trung vào các nút xử lý tiên tiến và công nghệ đóng gói chip trong năm 2025, khiến nó ngày càng nhỏ hơn, nhanh hơn và mạnh mẽ hơn.
Galen Zeng, Giám đốc nghiên cứu cấp cao tại IDC Châu Á – Thái Bình Dương cho biết: “Khi AI tiếp tục thúc đẩy nhu cầu về chip xử lý logic cao cấp và tăng tỷ lệ thâm nhập của bộ nhớ băng thông cao giá cao (HBM), thị trường bán dẫn nói chung dự kiến sẽ tăng trưởng hai chữ số vào năm 2025”.
Chuỗi cung ứng chất bán dẫn – bao gồm thiết kế, sản xuất, thử nghiệm và đóng gói tiên tiến sẽ tạo ra làn sóng cơ hội tăng trưởng mới thông qua sự hợp tác giữa các ngành công nghiệp thượng nguồn và hạ nguồn”, IDC cho biết.
Về cơ bản, có hai cách để làm cho chất bán dẫn mạnh hơn: Công nghệ mở rộng quy mô để thu nhỏ bóng bán dẫn xuống kích thước nanomet để có thể chứa nhiều bóng hơn trên một con chip và giới thiệu các kỹ thuật đóng gói sáng tạo và nâng cao hơn nữa tốc độ lẫn hiệu quả truyền dữ liệu.
Trong ngành bán dẫn, con số nút quy trình càng thấp (ví dụ nút 3nm nhỏ hơn 5nm) thì kích thước của bóng bán dẫn càng nhỏ. Các bóng bán dẫn nhỏ hơn có nghĩa là có thể chứa nhiều bóng bán dẫn hơn bên trong con chip và điều đó làm tăng số lượng bóng bán dẫn. Số lượng bóng bán dẫn càng cao thì chip càng mạnh và tiết kiệm năng lượng. Chính vì vậy, hiện nay hầu hết các công ty chip đều hướng quy trình sản xuất tới các nút thấp hơn nhưng sức mạnh lại cao hơn đáng kể.
Theo các chuyên gia, vào năm 2025, cuộc cạnh tranh thương mại hóa công nghệ 2 nanomet tiên tiến sẽ trở thành tâm điểm chú ý, với các nhà sản xuất wafer lớn như Samsung Electronics, Taiwan Semiconductor Manufacturing và Intel cùng tham gia vào cuộc đua sản xuất hàng loạt với khoản đầu tư lớn.
Nhà sản xuất bán dẫn theo hợp đồng TSMC đang dẫn đầu trong cuộc đua, đã bắt đầu sản xuất thử nghiệm quy trình 2 nm của mình bằng kiến trúc bóng bán dẫn Gate-All-Around vào tháng 4 năm ngoái. Công ty đặt mục tiêu sản xuất hàng loạt vào nửa cuối năm nay. Tỷ lệ năng suất ban đầu cho sản xuất thử nghiệm được báo cáo là khoảng 60%.
Samsung Electronics cũng đã đặt mốc thời gian cho sản xuất hàng loạt chip 2nm vào nửa cuối năm nay, sau khi bắt đầu sản xuất thử nghiệm vào nửa đầu năm. Công ty Hàn Quốc đã bỏ lỡ cơ hội dẫn đầu trong quy trình 3nm, vì vậy ưu tiên của họ tới đây sẽ là đảm bảo năng suất sản xuất chip 2nm một cách hiệu quả.
Samsung hiện là công ty đầu tiên trong ngành sản xuất hàng loạt chip 3nm với kiến trúc bán dẫn Gate-All-Around mới vào năm 2022 nhưng đã phải nhường chỗ cho TSMC sau khi không đảm bảo được sản lượng ổn định.
Intel và Rapidus cũng đang tham gia cuộc đua cho các nút quy trình thế hệ tiếp theo. Rapidus, một công ty khởi nghiệp đúc được chính phủ Nhật Bản hậu thuẫn, có kế hoạch giao các nguyên mẫu 2nm cho Broadcom vào tháng 6. Trong khi đó, Intel đang tìm cách tiến lên phía trước bằng cách tập trung vào quy trình 1,8 nm trong năm nay, hướng đến sản xuất hàng loạt vào năm 2026.
Công nghệ đóng gói tiên tiến là một lĩnh vực trọng tâm khác của các công ty chip lớn trong năm nay. Còn được gọi là xử lý wafer back-end, công nghệ này đang nổi lên như một giải pháp để khắc phục những hạn chế vật lý của việc mở rộng quy mô chip, tạo ra hiệu suất tốt hơn. Bằng cách xếp chồng chip theo chiều dọc thông qua tích hợp 3D đi cùng việc sử dụng các kỹ thuật liên kết sáng tạo để giảm độ dày và nhiệt, các công ty hướng đến mục tiêu cải thiện công suất xử lý và hiệu quả năng lượng.
Công ty bán dẫn SK Hynix của Hàn Quốc cũng đang đầu tư hàng tỷ USD vào việc xây dựng một cơ sở đóng gói chip tiên tiến tại Mỹ, trong khi Samsung gần đây đã công bố kế hoạch mở rộng các nhà máy xử lý hậu cần tại Hàn Quốc để sản xuất các loại chip tiên tiến.
Trong khi đó, TSMC đang tăng gấp đôi đầu tư vào công nghệ đóng gói chip. Công ty có kế hoạch tăng gấp đôi số lượng wafer bằng công nghệ Chip on Wafer on Substrate kết nối theo chiều ngang các chip khác nhau trên một chất nền. Các đơn vị xử lý đồ họa của Nvidia đang có xu hướng được TSMC tạo ra bằng công nghệ CoWoS.
Samsung Electronics và SK hynix, hai nhà sản xuất chip nhớ hàng đầu thế giới, đang áp dụng các công nghệ đóng gói chip khác nhau để xếp chồng tốt hơn các chip DRAM của họ và sản xuất ra các chip nhớ băng thông cao có lợi nhuận, một thành phần quan trọng được sử dụng để nâng cao hiệu suất xử lý AI của GPU.
SK Hynix, công ty thống trị thị trường HBM, có kế hoạch triển khai cả công nghệ đóng gói liên kết lai và công nghệ MR-MUF tiên tiến trong chip HBM4 thế hệ thứ sáu, dự kiến sẽ sản xuất hàng loạt vào nửa cuối năm nay. Liên kết lai là công nghệ kết nối các chip trực tiếp mà không có gờ giữa chúng, giúp giảm độ dày tổng thể của chip và cho phép xếp chồng nhiều lớp hơn.
Advanced MR-MUF cũng sẽ làm nóng và kết nối tất cả các chip xếp chồng theo chiều dọc trong các sản phẩm HBM cùng một lúc và sau đó lấp đầy khoảng trống giữa các chip bằng hợp chất đúc epoxy lỏng.
Samsung cũng đang xem xét việc giới thiệu liên kết lai cho các sản phẩm HBM4 sắp ra mắt của mình, cùng với phương pháp ban đầu là TC-NCF, trong đó áp dụng vật liệu dạng màng sau khi xếp từng chip lên nhau và sau đó làm nóng chảy chất này dưới nhiệt độ và áp suất để dán các chip lại với nhau.